卷首语
1965 年 4 月，“73 式” 可编程算法初步验证完成后，研发团队面临核心挑战：抽象的加密逻辑需依托硬件实体落地，而野战、边防、铁路调度等场景对设备的运算速度、环境适应性、通信兼容性提出差异化要求。此时，设计适配算法需求与多场景的硬件总体方案，成为连接 “算法理论” 与 “实用设备” 的关键桥梁。这场为期 1 个半月的方案设计，通过分层架构、明确组件功能与稳定连接逻辑，构建起 “运算 - 存储 - 控制 - 接口” 一体化的硬件体系，不仅支撑了后续原型机组装，更奠定了我国早期军用电子密码机的硬件设计范式。
一、硬件方案设计的背景与核心目标
可编程算法验证完成后，王工团队（硬件板块总负责）梳理出算法对硬件的核心需求：需支持 37 阶矩阵乘法（运算速度≥0.7μs \/ 次）、128 位动态密钥生成（随机数生成速度≥1 次 \/μs）、19 组模块协同（数据交互延迟≤0.1μs），同时需适配 - 40c至 50c环境、10-500hz 震动场景，硬件方案需兼顾性能与适应性。
基于场景需求与 19 项核心指标，团队明确三大设计目标：一是架构适配性，硬件架构需匹配算法模块划分（如运算单元对应矩阵模块、存储单元对应程序 \/ 数据区），支持组件独立升级；二是功能明确性，各组件功能边界清晰（如运算组件不负责存储、控制组件不参与加密），避免功能耦合；三是连接稳定性，组件间数据 \/ 控制信号传输错误率≤0.001%，确保加密流程无中断。
设计工作由王工牵头，组建 5 人专项小组：王工（整体架构设计，把控方案方向）、赵工（运算组件设计，熟悉矩阵运算硬件实现）、孙工（存储组件设计，参与磁芯存储器调研）、刘工（接口组件设计，负责通信与配置接口）、周工（控制组件设计，擅长时序同步），覆盖 “运算 - 存储 - 接口 - 控制” 全环节。
设计周期规划为 1 个半月（1965.5.1-1965.6.15），分三阶段：第一阶段（5.1-5.10）梳理算法需求与场景约束，确定架构框架；第二阶段（5.11-6.5）设计组件功能与连接方式，绘制原理图；第三阶段（6.6-6.15）开展方案评审与优化，形成最终方案，衔接原型机组装。
启动前，团队明确核心约束：硬件总成本≤3 万元（单台设备）、总功耗≤35w（边防哨所供电限额）、设备尺寸≤50cmx40cmx20cm（适配装甲车辆 \/ 哨所安装），这些约束成为方案设计的重要边界。
二、硬件架构的整体设计
王工团队基于 “分层解耦” 理念，设计 “四层三总线” 硬件架构，各层组件功能独立且通过总线高效连接，架构可扩展性强。
第一层：核心运算层，负责加密算法的核心运算，包含 3 个组件 —— 矩阵运算单元（支持 37 阶矩阵乘法，由 1369 个晶体管构成）、密钥生成单元（集成随机数发生器与密钥运算模块）、辅助运算单元（处理模 256 运算、异或扰动等基础运算），运算速度均≥0.7μs \/ 次，满足算法运算需求。
第二层：存储层，负责程序与数据存储，采用 16Kb 磁芯存储器（北京有线电厂 mc-1964 型），按功能分区 —— 程序区（8Kb，存储 19 组模块代码）、数据区（4Kb，存储密钥与临时缓存）、备份区（4Kb，存储程序备份与配置参数），存储读写速度≥0.8μs \/ 次，适配算法数据交互需求。
第三层：接口层，负责设备与外部的交互，包含 2 类接口 —— 通信接口（支持短波电台、有线通信，数据速率 1200-9600 波特）、本地配置接口（通过面板按键与指示灯，支持参数输入与状态查看），接口均具备抗电磁干扰设计（铜网屏蔽），适配野战通信场景。
第四层：控制层，负责硬件系统的时序同步与异常处理，包含主控单元（基于国产 ttL 逻辑芯片，生成 1mhz 主时钟）、异常检测单元（监测组件故障，触发报警或降级），控制信号传输延迟≤0.05μs，确保各层组件时序一致，5 月 10 日形成《硬件架构框架报告》，明确各层组件构成。
三、历史补充与证据：硬件架构设计档案
1965 年 5 月的《“73 式” 电子密码机硬件架构设计档案》（档案号：JY-1965-001），现存于军事通信技术档案馆，包含架构分层图、组件参数表、总线设计说明，共 32 页，由王工、赵工共同绘制，是架构设计的核心凭证。
档案中 “架构分层图” 采用自上而下绘制：顶层标注 “控制层（主控 + 异常检测）”，中层为 “存储层（磁芯存储器）” 与 “接口层（通信 + 配置）”，底层为 “运算层（矩阵 + 密钥 + 辅助运算）”，箭头标注总线连接（数据总线、控制总线、电源总线），各层组件标注型号（如矩阵运算单元用 Yx-1965 型异或芯片）。
组件参数表详细记录：“矩阵运算单元晶体管数量 1369 个（北京电子管厂 3AG1 型），运算速度 0.7μs \/ 次；密钥生成单元含 3AG1 晶体管噪声源，随机数生成速度 1 次 \/μs；磁芯存储器容量 16Kb，读写速度 0.8μs \/ 次；通信接口支持短波 1200 波特、有线 9600 波特”，参数与算法需求精准匹配。
总线设计说明标注：“数据总线宽度 16 位，连接运算层、存储层、接口层，传输速率 1mhz；控制总线宽度 8 位，连接控制层与其他三层，传递时序信号；电源总线分 5V（运算 \/ 存储）、12V（接口），独立供电避免干扰”，总线参数确保信号传输稳定。
档案末尾 “架构评审记录” 显示：5 月 10 日，内部评审确认架构覆盖算法需求，无组件功能缺失，可进入组件功能设计阶段，记录有王工、孙工签名，日期为 5 月 10 日。
四、核心组件的功能定义
赵工团队基于架构框架，详细定义各核心组件功能，确保每个组件仅负责单一核心任务，与算法模块一一对应。
矩阵运算单元：功能为执行 37 阶矩阵乘法与逆变换，接收存储层传来的矩阵参数（m1-m8）与分组向量，通过 16 位乘法器（Yx-1965 型）与累加器（mJ-1965 型）完成运算，运算结果经模 256 处理后传输至数据区，支持并行处理 2 组向量，运算错误率≤0.0001%，对应算法中的 “矩阵变换模块”。
密钥生成单元：集成随机数发生器（陈工优化后的 3AG1 晶体管噪声源）与密钥运算模块，接收控制层的生成指令，结合设备编号与时间戳生成 128 位动态密钥，密钥存储至数据区保密地址（0x5000-0x507F），生成速度 1 次 \/μs，对应算法中的 “密钥动态生成器”。
磁芯存储单元：功能为存储程序代码与数据，程序区（0x0000-0x1FFF）存储 19 组模块代码，数据区（0x4000-0x7FFF）存储密钥、分组向量等临时数据，备份区（0x8000-0x8FFF）存储程序备份与配置参数，支持硬件地址锁定（程序区仅读），防止代码篡改。
主控单元：功能为生成系统时序（1mhz 主时钟），控制组件间数据交互（如触发运算单元读取存储数据），接收异常检测单元的故障信号，触发降级或报警（如矩阵单元故障时切换至备用运算逻辑），时序同步误差≤0.02μs，确保各组件协同运行。
五、组件间的连接方式设计
孙工团队基于 “总线化” 理念，设计数据、控制、电源三类总线，明确组件间连接逻辑，确保信号传输稳定、无干扰。
数据总线连接：采用 16 位并行数据总线（db0-db15），连接运算层（矩阵、密钥单元）、存储层（磁芯存储器）、接口层（通信接口），传输速率 1mhz，数据传输时通过 “握手信号”（REq 请求、AcK 应答）确保同步，如存储层向矩阵单元传输数据时，先发送 REq 信号，矩阵单元准备就绪后发送 AcK，再传输数据，交互延迟≤0.08μs。
控制总线连接：采用 8 位并行控制总线（cb0-cb7），由控制层主控单元发起，连接所有组件，传递时序信号（时钟、复位）与控制指令（如 “运算启动”“密钥更新”），控制信号采用 “高电平有效”，且附加奇偶校验位（cb7），错误率≤0.0001%，避免指令误判。
电源总线连接：采用独立电源总线，运算层与存储层供电 5V（电流≤5A），接口层供电 12V（电流≤2A），控制层供电 5V（电流≤1A），各总线串联 1A 保险丝与 EmI 滤波器，防止某组件短路影响整体，电源纹波≤50mV，确保组件供电稳定。